擴頻時鐘技術分享

發表日期：2025/01/06 瀏覽次數：

擴頻時鐘，全稱Spread Spectrum Clocking。當前PCIE、SATA、SAS、USB3.0等幾乎所有的高速芯片都支持SSC的功能。我們在日常的測試中也會經常接觸到SSC，包括在測試高速信號的速率時，我們會發現信號的比特率并不是穩定在一個數值而是在一個很小的范圍內浮動；在一些總線的一致性測試中也有規范SSC測試的參數。

所以本篇文章就從為什么要使用SSC技術、SSC技術是什么、SSC對測試高速總線信號的影響和如何使用示波器來對SSC進行分析這幾個方面來進行分享。

No.1

為什么要在高速總線中使用SSC技術

目的就是為了降低EMI輻射，使用頻率變化的時鐘，可以讓信號的頻譜能量被分散在一定頻譜范圍上，峰值能量能減小2-18dB。未加SSC時，信號的能量非常集中，且幅度很大；而加了SSC后，信號能量被分散到一個頻帶范圍以內，信號能量的整體幅度也有明顯降低，頻率變化范圍越大，EMI抑制量越大，這樣信號的 EMI 輻射發射就將會得到非常有效的抑制。

圖1 擴頻前后的信號頻譜示意圖

No.2

SSC技術是什么

類似于擴頻通信，擴頻時鐘也是用一個較低的頻率調制系統時鐘，使得窄帶的周期性系統時鐘被有意擴展為寬帶，基頻和諧波所包含的峰值能量顯著降低，在頻域上的表現是產生一個具有邊帶諧波的頻譜。擴頻時鐘一般有如下參數：擴頻類型、擴展率、調制率和調制波形。

擴頻類型：有三種分別是向下擴頻、中心擴頻或向上擴頻，由于中心和向上擴頻都會產生超過系統時鐘的頻率，會對系統造成影響，所以一般向下擴頻用的最為廣泛。

擴展率：是頻率抖動（或擴展）范圍與原CLK頻率（fc）的比值。雖然高擴展率加強了對EMI的衰減程度，但是也可能會超過系統最大額定頻率或低于平均頻率而影響系統性能，一般擴展頻率在0.5%~2.5%之間。

調制率fm：用于確定CLK頻率擴展周期率，在該周期內CLK頻率變化Δf 并返回到初始頻率。一般來說頻譜調制速率較低，可以實現頻率平滑調制，減少調制后的時鐘周期的抖動參數。因此當系統對時鐘周期抖動參數較敏感時，降低調制速率是一種有效的設計手段。雖然通過減小頻譜調制速率可以降低調制時鐘源的時鐘周期抖動，但是仍然會引入一定的附加的時鐘周期抖動，在有些電路設計中會最終導致系統出錯。

圖2 擴頻類型示意圖

調制波形：代表CLK頻率隨時間的變化曲線，通常為三角波和非線性的Hershey Kiss波形。相比三角波，Hershey Kiss在擴頻后頻域中能提供最佳的平坦度和最大的衰減幅度。Hershey Kiss波形在時域上和好時巧克力的形狀也是一樣的。

圖3 調制波形示意圖

No.3

SSC對測試高速總線信號的影響

SSC擴頻時鐘其實可以看成是一種人為引入的一種具有確定周期的有界固有抖動，擴頻時鐘其實是會改變信號的傳輸速率的，所以帶有SSC（擴頻時鐘）的串行數據的眼圖測量SSC的使用會影響到串行數據眼圖的測量效果，因此在進行信號眼圖測量驗證時需要選擇合適的鎖相環。

如使用一階的FC Golden PLL測量帶有SSC的SATA眼圖，眼圖觸碰到了信號模板，這是由于一階PLL不能跟蹤SSC帶來的頻率變化。采用二階PLL測量眼圖，這使得在有SSC時能測量出有意義的眼圖結果。有些芯片不能關閉SSC功能，那么這時候采用二階PLL的方式仍然能判斷出信號的質量。所以在有SSC時要注意串行數據眼圖的PLL設置。

No.4

如何使用示波器來對SSC進行分析

我們已經知曉了SSC的一些關鍵參數，下面我將會介紹如何使用力科示波器的各種功能來從原始波形中得到擴頻時鐘的波形。

我們就以USB3.2的CP0為例，這里我導入的波形是Gen1_EyeJitterCP0的n和p，如圖4所示。